JEDEC是什么意思
abbr.Joint Electron Device Engineering Council 電子工程設計發(fā)展聯(lián)合會議
網(wǎng)絡釋義：電子元件工業(yè)聯(lián)合會；美國聯(lián)合電子設備工程委員會；美國聯(lián)合電子設備委員會；電子工程設計發(fā)展聯(lián)合協(xié)會
網(wǎng)絡釋義：電子元件工業(yè)聯(lián)合會；美國聯(lián)合電子設備工程委員會；美國聯(lián)合電子設備委員會；電子工程設計發(fā)展聯(lián)合協(xié)會
雙語例句
1 . Abstact : IEC low voltage integrated circuits standardand relatived standard in JEDEC were introduced mainly inthe thesis.
主要介紹 IEC 低壓集成電路標準,以及JEDEC中相關的標準.
來自互聯(lián)網(wǎng)
2 . JEDEC ? The input threshold voltage when the input voltage is falling.
在輸入電壓下降時的輸入門限電壓.
來自互聯(lián)網(wǎng)
網(wǎng)絡釋義
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